Forskellen mellem Verilog og VHDL

Verilog vs. VHDL

Verilog og VHDL er sprog til hardwarebeskrivelse, der bruges til at skrive programmer til elektroniske chips. Disse sprog bruges på elektroniske enheder, der ikke deler en computers grundlæggende arkitektur. VHDL er den ældste af de to og er baseret på Ada og Pascal og arver således karakteristika fra begge sprog. Verilog er relativt nylig og følger kodingsmetoderne for C-programmeringssprog.

VHDL er et stærkt indtastet sprog, og manuskripter, der ikke er stærkt indtastede, er ikke i stand til at udarbejde. Et stærkt typisk sprog som VHDL tillader ikke blanding eller drift af variabler med forskellige klasser. Verilog bruger svag skrivning, hvilket er det modsatte af et stærkt typisk sprog. En anden forskel er sagsfølsomheden. Verilog er store og små bogstaver, og vil ikke genkende en variabel, hvis den anvendte sag ikke stemmer overens med, hvad den tidligere var. På den anden side er VHDL ikke store og små bogstaver, og brugere kan frit ændre sagen, så længe tegnene i navnet og rækkefølgen forbliver de samme.

Generelt er Verilog lettere at lære end VHDL. Dette skyldes delvis populariteten af ​​C-programmeringssprog, hvilket gør de fleste programmerere fortrolige med de konventioner, der bruges i Verilog. VHDL er lidt sværere at lære og programmere.

VHDL har fordelen ved at have meget flere konstruktioner, der hjælper med modellering på højt niveau, og det afspejler den faktiske funktion af enheden, der programmeres. Komplekse datatyper og pakker er meget ønskelige, når man programmerer store og komplekse systemer, der muligvis har en masse funktionelle dele. Verilog har intet koncept med pakker, og al programmering skal udføres med de enkle datatyper, der leveres af programmereren.

Endelig mangler Verilog biblioteksstyring af programmeringssprog til software. Dette betyder, at Verilog ikke tillader programmerere at placere nødvendige moduler i separate filer, der kaldes under kompilering. Store projekter på Verilog ender muligvis i en stor og vanskelig at spore fil.

Resumé:

1. Verilog er baseret på C, mens VHDL er baseret på Pascal og Ada.

2. I modsætning til Verilog er VHDL stærkt indtastet.

3. Ulikt med VHDL er Verilog store og små bogstaver.

4. Verilog er lettere at lære i forhold til VHDL.

5. Verilog har meget enkle datatyper, mens VHDL giver brugerne mulighed for at oprette mere komplekse datatyper.

6. Verilog mangler biblioteksstyring, som VHDL.